Knižnice napísané v SystemVerilog e

cheshire

Minimálny 64-bitový RISC-V SoC s podporou Linuxu postavený okolo CVA6 (podľa pulp-platformy).
  • 44
  • GNU General Public License v3.0

C128_MiSTer

  • 35

wd65c02

Cyklujte presnú implementáciu FPGA rôznych variantov CPU 6502.
  • 23
  • GNU General Public License v3.0 only

verilog-ext

Verilog Extensions pre Emacs.
  • 23
  • GNU General Public License v3.0 only

DDR4_controller

  • 22
  • Apache License 2.0

mil1553-spi

MIL-STD-1553 <->SPI most.
  • 21
  • MIT

cortex-m0-soft-microcontroller

Implementácia soft-mikrokontroléra ARM Cortex-M0.
  • 18
  • MIT

Tiny_But_Mighty_I2C_Master_Verilog

Modul I2C Master Verilog.
  • 16
  • GNU General Public License v3.0 only

FPGA-Video-Processing

Spracovanie videa v reálnom čase s filtrami Gaussian + Sobel so zameraním na FPGA Artix-7.
  • 15

dnn-engine

AXI-Stream Universal DNN Engine s novým dátovým tokom umožňujúcim 70,7 Gops/mm2 na TSMC 65nm GP pre 8-bitový VGG16.
  • 15

SVA-AXI4-FVIP

Vlastnosti YosysHQ SVA AXI.
  • 14
  • ISC

libsv

Open source, parametrizovaná digitálna hardvérová IP knižnica SystemVerilog.
  • 13
  • MIT

ndk-app-minimal

Minimálna aplikácia založená na Network Development Kit (NDK) pre karty FPGA.
  • 13
  • BSD 3-clause "New" or "Revised"

clic

RISC-V rýchly ovládač prerušenia (pomocou pulp-platformy).
  • 11
  • Apache License 2.0

rggen-sv-rtl

Bežné moduly SystemVerilog RTL pre RgGen.
  • 9
  • MIT

mips_cpu

Jednocyklový 32-bitový MIPS.
  • 9

hardcloud

FPGA ako zariadenie na sťahovanie OpenMP.
  • 9
  • Apache License 2.0

risc-v-single-cycle

Jednocyklový 32-bitový CPU Risc-V.
  • 8

rp32

Procesor RISC-V s CPI=1 (každá jedna inštrukcia vykonaná v jednom hodinovom cykle).
  • 6
  • Apache License 2.0

simple10GbaseR

FPGA s nízkou latenciou 10GBASE-R PCS.
  • 4
  • MIT

Arithmetic-Circuits

Toto úložisko obsahuje rôzne moduly, ktoré vykonávajú aritmetické operácie. (od GabbedT).
  • 2
  • MIT

v_fplib

Knižnica Verilog FPU.
  • 1
  • GNU General Public License v3.0

picoMIPS

Procesor picoMIPS vykonáva afinnú transformáciu.
  • 1
  • MIT

RV32-Apogeo

RISC-V 32-bitový, 7-stupňový, mimo prevádzky, špekulatívny procesor s jedným problémom. Jadro implementuje rozšírenia B, C a M. I a D cache sú dostupné..
  • 1
  • MIT

risc-v_pipelined_cpu

RISC-V CPU s 5-stupňovým pipeline, napísaný v SystemVerilog.
  • 0

FPGAprojects

Kódy Verilog pre projekty FPGA, ktoré som urobil v roku 2019, vrátane 5-stupňového zreťazeného procesora MIPS.
  • 0

TCB

Tesne prepojená zbernica, nízka zložitosť, vysokovýkonná systémová zbernica.
  • 0
  • Apache License 2.0

basys3_fpga_sandbox

Naučte sa základy Systemverilog, testbench a ďalších..
  • 0

osdr-q10

Súbory dizajnu kotvy Orion, firmvér a kód FPGA.
  • 0